ฉบับ RISC-V · พ.ศ. 2569 · RISC-V Edition 2026

สถาปัตยกรรมคอมพิวเตอร์:
การออกแบบและการวิเคราะห์ Computer Architecture: Design and Analysis

ดร. เกริก ภิรมย์โสภา รองศาสตราจารย์
Krerk Piromsopa, Ph.D.  ·  Associate Professor
ภาควิชาวิศวกรรมคอมพิวเตอร์ คณะวิศวกรรมศาสตร์ จุฬาลงกรณ์มหาวิทยาลัย
Department of Computer Engineering, Faculty of Engineering, Chulalongkorn University

Krerk Piromsopa, Ph.D.

ดร. เกริก ภิรมย์โสภา  /  Krerk Piromsopa, Ph.D.

รองศาสตราจารย์ · Associate Professor
ภาควิชาวิศวกรรมคอมพิวเตอร์ คณะวิศวกรรมศาสตร์ จุฬาลงกรณ์มหาวิทยาลัย
Computer Architecture RISC-V Computer Security Chulalongkorn University

เกี่ยวกับหนังสือ About This Book

หนังสือเล่มนี้วางพื้นฐานสำคัญของสถาปัตยกรรมคอมพิวเตอร์ เริ่มจากความเข้าใจในหลักการพื้นฐาน ไปถึงการวิเคราะห์สถาปัตยกรรมในรูปแบบต่างๆ เนื้อหาจัดวางให้เหมาะกับการสอนในหนึ่งภาคการศึกษา สอดคล้องกับวิชา Computer System Architecture (หรือ Computer Organization and Architecture) ในหลักสูตรวิศวกรรมศาสตรบัณฑิต สาขาวิศวกรรมคอมพิวเตอร์

ในฉบับปรับปรุงปี พ.ศ. 2569 นี้ สถาปัตยกรรมชุดคำสั่งหลักได้เปลี่ยนจาก nanoLADA เป็น RISC-V ซึ่งเป็นสถาปัตยกรรมเปิด (open ISA) ที่มีเครื่องมือและระบบนิเวศกว้างขวาง และได้แทรกภาษา Verilog HDL พร้อมการจำลองวงจร เพื่อให้ผู้เรียนมีเครื่องมือสำหรับ ศึกษาต่อยอดได้ในอนาคต

English summary: This Thai-language textbook covers computer architecture from fundamentals through detailed analysis of single-cycle, multi-cycle, and pipelined processors. The 2026 RISC-V edition replaces the nanoLADA teaching ISA with RISC-V as the primary instruction set architecture and adds Verilog HDL simulations throughout. Designed for one semester of undergraduate Computer Organization & Architecture.

สารบัญ Table of Contents

1
บทนำ
Introduction
📥 สรุปบท
2
สมรรถนะของระบบคอมพิวเตอร์
Computer System Performance
📥 สรุปบท
3
สถาปัตยกรรมชุดคำสั่ง
Instruction Set Architecture
📥 สรุปบท
4
หน่วยประมวลผลกลางแบบ Single Cycle
Single-Cycle Processor
📥 สรุปบท
5
หน่วยประมวลผลกลางแบบ Multiple Cycle
Multi-Cycle Processor
📥 สรุปบท
6
การเพิ่มสมรรถนะด้วย Pipeline
Pipelining
📥 สรุปบท
7
สถาปัตยกรรมร่วมสมัย
Contemporary Architecture
📥 สรุปบท
8
สถาปัตยกรรมหน่วยความจำ
Memory Architecture
📥 สรุปบท
9
สถาปัตยกรรมระบบอินพุต/เอาต์พุต
I/O Subsystem Architecture
📥 สรุปบท
10
สถาปัตยกรรมหน่วยจัดเก็บข้อมูล
Storage Architecture
📥 สรุปบท
ภาคผนวก ก
RISC-V
RISC-V Reference
ภาคผนวก ข
nanoLADA
nanoLADA Teaching ISA
ภาคผนวก ค
Verilog HDL ของสถาปัตยกรรม nanoLADA
Verilog HDL for nanoLADA
ภาคผนวก ง
กิจกรรมสนับสนุนการเรียนรู้
Learning Support Activities

สื่อเสริม Supplementary Materials

🔲 nanoLADA Verilog HDL ภาคผนวก ข–ค · บทที่ 4–6 · Appendix B–C, Ch. 4–6

📄 nanocpu.v Top-level CPU 📄 nano_sc_system.v Top-level System 📄 control.v Control Unit 📄 alu.v ALU 📄 regfile.v Register File 📄 extender.v Sign/Zero Extender 📄 adder.v Adder 📄 mux2_1.v 2:1 Multiplexer 📄 micropc.v Microsequencer 📄 memory.v Data Memory + data.list 📄 rom.v ROM + prog*.list 🔧 Makefile Build script

🔌 I/O Subsystem Verilog HDL ภาคผนวก ค · บทที่ 9 · Appendix C, Ch. 9

📄 uart_mm.v Memory-mapped UART (USART) 📄 plic_simple.v PLIC — Interrupt Controller

🛠️ เครื่องมือและโปรเจกต์เสริม Tools & Starter Projects

🔲

nanoLADA Simulator

จำลอง ISA nanoLADA ในเบราว์เซอร์ รองรับ Single-Cycle, Multi-Cycle และ Pipeline · export prog.list ให้ iverilog

ภาคผนวก ข–ค · บทที่ 4–6

เปิดใช้งาน
💾

CacheSim

โปรแกรมจำลอง Direct-Mapped Cache ในภาษา C · พร้อม address trace สองชุด (GCC, Go) สำหรับวัด miss rate

บทที่ 8 · ภาคผนวก ง

รายละเอียด / ดาวน์โหลด
🔌

RISC-V Bare-Metal I/O

Starter project สำหรับเขียน UART driver บน QEMU — polling และ interrupt-driven — ไม่ต้องใช้ hardware จริง

บทที่ 9 · ภาคผนวก ง

รายละเอียด / ดาวน์โหลด

ฉบับก่อนหน้า Previous Edition

📖

หนังสือฉบับ พ.ศ. 2560 (2017) ที่ใช้สถาปัตยกรรม nanoLADA ยังคงสามารถเข้าถึงได้ที่ Computer Architecture (2016 Edition). The 2016/2017 nanoLADA-based edition remains available at the link above.